1.重用学习网站

1.1 SystemVerilog Tutorials (opens new window)：

https://www.doulos.com/knowhow/sysverilog/tutorial/

一：常用语句

1. always

always_comb，always_ff，和always_latch语句是systemverilog新增的

在Verilog中，设计组合逻辑和时序逻辑时，都要用到always：

always @(*) //组合逻辑
  if(a > b)
    out = 1;
  else
    out = 0;

always @(posedge clk) //时序逻辑 flip-flop触发器
  if(en) 
    out <= in;

仅从关键字上，看不出设计者想要一个什么样的电路。SystemVerilog把always关键字细化了。对不同的设计要求有不同的关键字：

1.1always_comb

always_comb //组合逻辑
  if(a > b)
    out = 1;
  else
    out = 0;

comb是combinational的缩写，always_comb表示设计者想要设计一个组合逻辑电路。同时不必再写敏感信号列表。我们在设计组合逻辑电路时，一件最重要的事就是不要一不小心搞一个latch出来。always_comb会告诉综合工具，这里需要的是一个组合逻辑电路。假如我们设计时，if语句或者case语句没有写完整，在综合时，我们会收到警报：这里应该是组合逻辑，你把他写成了latch。使用always，则不会收到这样的警告。

always_comb //错误
  if(a > b)
    out = 1;

1.2always_latch

如果真的需要latch，SystemVerilog准备了专门的关键字:

  always_latch //latch
    if(clk)
      out = in;

always_latch是电平敏感的，它也不需要敏感信号列表，它会告诉综合工具，这里我就是需要一个latch。

always_comb和always_latch极大的降低了unintentional latch的出现。这是对电路设计的一大提升。

1.3always_ff

对于flip-flop触发器的设计，也有专门的关键字：

always_ff @(posedge clk) //flip-flop触发器
  if(en)
    out <= in;

ff是flip_flop的缩写，它需要敏感信号列表，并且是边沿触发的，所以敏感信号列表里的信号，都需要加关键字posedge或negedge。假如我们忘记了写posedge或者negedge：

always_ff @(clk) //错误 
  if(en)
    out <= in;

综合工具会发出警告：这里应该是flip-flop，可你写的不是flip-flop。使用always，则不会收到这样的警告。

SystemVerilog把always细化成always_comb, always_ff, 和always_latch。使综合工具可以自动检查各种细节，降低了设计失误的可能。